モバイルプロセッサにとっては素晴らしい時期です。 TSMCの半導体製造分野における先導により、Appleは飛躍的な進歩を遂げました。
クアルコムとファーウェイはどちらもそれほど遅れているわけではなく、進歩が遅れているのはサムソンだけだ。
これで、TSMCの次世代パフォーマンスノードの計画に関する詳細な情報が得られました。
詳細については下記をご覧ください。
TSMCは、Fab 18で5nmウェハの試作を成功裏に完了 – 来年、5nm +の量産開始を予定
先月、TSMCが次世代5nm製造プロセスのリスク生産を開始したと報告しました。
５ｎｍノードは、トランジスタ密度の８０％の増加、正味１５％の性能の増加、および表面積の４０％の減少をもたらすと予想される。
このプロセスはいくつかの2020製品で使用されますが、運がよければ、5Gが主流になり始めた時点でAppleのA14がそれを活用する時期に間に合います。
TSMCによる5nmの試作（またはN5がその会社の呼称）が完了したことを台湾から聞いています。
これはつまり、注文に応じて大量生産を開始する準備が整ったことを意味します。
プロセスのリスク生産が先月に始まったのは4月5日頃で、興味深い報告です。
TSMCは非常に速くノードを動かしているように見えますが、この情報は公式の情報源からのものではないので、とりあえずある程度割り引いて考えてください。。
ITHomeからのレポートには、TSMCの5nm生産が2020年第2四半期に開始されると予想されています。
さらに、このレポートには、TSMCの5nm +の計画の詳細も記載されています。
このノードは、5nmと同程度の消費電力レベルで7％パフォーマンスを向上させるか、その前任者と同様のパフォーマンスレベルで15％消費電力を改善します。
情報によると、5nm +の試作は来年の第1四半期に開始され、量産は2021年に開始されます。
これは、同社の3D積層WoW（Wafer on Wafer）チップにちょうど間に合うように行われるためです。
IBS Researchのデータによると、5nmのウェーハ価格は7nmの9,965ドルに対し、1ウェーハあたり12,500ドルになるでしょう。
しかし、このプロセスでは、85 mm2のダイ上に最大105億個のトランジスタが使用可能になります。
しかし、この増加は、プロセスからの歩留まりの低下による530.25のNDPW（Net Die Per Wafer）値の減少によって相殺されます。
さらに、TSMCが述べた5nmのパラメータは、IRDSの2017年の数値と一致していません。
プロセスのトランジスタゲートと配線ピッチはそれぞれ48と30nmに設定されています。 これは7nmのパラメータとより一致しています。
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ソース：wccftech – TSMC’s 5nm+ Will Enter Mass Production In 2021 Claims Source
解説：
TSMCが5nmのリスク生産を開始することは先日の記事で述べましたが、すでに5nm+の開発に着手しているということです。
※リスク生産というのはまだお客も、市場も確定していない将来のビジネスに備えて自己のリスクで巨額の先行投資をすること。
また、5nmは7nmと比較するとかかるコストは1.25倍になる見込みのようです。
実際のところ、プロセスが進むと同じウェハーから撮れるダイの数か増えますのでその分を考えるとコストは同程度になる見込みのようですが、歩留まりが下がってとれるダイの数が同じになる見込みで、コスト上昇の影響を直撃するようですね。
いずれにしてもTSMCのプロセスはintelとは対照に順調に進んでいることがうかがえます。
今年は7nm+で、来年は5nm、2021年は5nm+でアップルのスマホ用SoCの生産がなされると思います。
相変わらずものすごいラットレースだなあと思います。
TSMCのプロセスの進歩がいつ止まるのか、イコール ムーアの法則がどこまで続くのかはわかりませんが、少なくとも2021年までは順調に進んでいくようですね。