■事実
IMECとこのロードマップについて
2025年に「ロジックデバイスロードマップ」を公開し、2020年代から2040年代にかけての半導体プロセス技術の進化予測を示しました。
このロードマップが示す年号は「量産開始年」ではなく、「研究開発の完成（技術確立）の目安年」である点に注意が必要です。
IMECはベルギーに本部を置く、世界最大規模の独立系ナノエレクトロニクス研究機関です。
ムーアの法則の鈍化
微細化が鈍化した背景として、チップレット技術や2.5D/3Dパッケージングの普及が挙げられます。ただしこれらにも電力・発熱・コストの限界があります。
TSMCがSystem-on-Wafer（SoW）パッケージング技術を発表しており、CoWoSを大規模AIチップ向けに拡張しています。
1998年〜2010年まではロジック密度は年率約50%の割合でスケーリングしていました。（SRAMセル面積が毎年ほぼ半減）
2010年〜2026年はスケーリング速度はリニア（線形）成長へ減速し、飛躍的な密度向上は止まっています。
現在〜近未来：ナノシートFET時代（〜2031年）
TSMC A16/A14/A13/A12、IntelのA14（14A）など複数の2nm以下世代の技術が計画済みです。
2028年はA14（1.4nm） 2031年はA10（1.0nm）——いずれもナノシートFETで対応で、A10がナノシート時代の最終世代と予測されています。
2025年のVLSI学会で、IMECは「フォークシートFET（Outer Wall Forksheet）」をナノシートとCFETを橋渡しする中間アーキテクチャとして発表しています。
2025年はTSMC N2（2nm）が量産開始し、FinFETからナノシートFET（GAA：ゲート・オール・アラウンド）への世代交代をしました。
ナノシートFETはゲートがチャネルを全周囲から覆う構造で、電流漏れを抑制しながら電流制御性能を向上させています。
sub-1nm時代：CFET（補完型FET）の登場（2034〜2040年）
CFET時代においても、チャネル長の短縮に伴う「短チャネル効果（電流リーク）」は課題として残ります。
A2ノードでは導電チャネル長が10nm以下となるため、Si（シリコン）チャネルの厚みも10nm以下に抑える必要が生じます。
2034年はA7（0.7nm）——CFETを採用する最初のプロセスノードとなり、同時に「サブ1nm時代」の幕開けです。
CFETとは、ナノシートFETのn型（電子）とp型（正孔）を垂直に積み重ねた構造で、同一面積にトランジスタをより密集させられます。
CFETによってCMOSロジック回路のトランジスタ密度は最大80%向上する可能性があります。
2036年はA5（0.5nm）、2040年はA3（0.3nm）——CFETをさらに洗練させた世代です。
2D材料時代（2043〜2046年）
2043年はA2（0.2nm）——2D FET（二次元材料を使ったトランジスタ）の初登場です。
2D材料とは原子一層〜数層の極薄半導体（MoS₂やWSe₂など）のこと。極薄チャネルでの漏れ電流を本質的に抑制できる利点があります。
現状の課題はn型に最適な材料（MoS₂）とp型に最適な材料（WSe₂）が異なり、一つの材料でCMOSを構成できていません。
さらに研究の大半がラボ規模（cmサイズ）であり、300mmウェハへの産業スケールへの移行が未解決です。
2046年はsub-A2（0.2nm以下）——2D FETのさらなる発展形で、これがロードマップの終点です。
BEOL（配線層）のロードマップ
BEOL（Back-End-of-Line）はトランジスタをつなぐ配線層の技術を指します。
現在（2025年、N2）は銅（Cu）配線、メタルピッチ24〜26nmで、デュアルダマシン／シングルダマシンプロセスです。
2028年（A14）はメタルピッチ20〜22nmで、銅プロセスの改良で対応します。
2031年（A10）はメタルピッチ18〜20nmで、ルテニウム（Ru）配線＋エアギャップ＋セミダマシンプロセスへ移行開始します。
ルテニウムは銅より電子散乱が少なく、極細配線での抵抗増加を抑制できる。バリア層不要（バリアレス）のビアも実現可能です。
2034年（A7）はメタルピッチ16〜18nmで、セミダマシン（サブトラクティブ）プロセスが本格化します。
2025年のIITC学会で、IMECはルテニウムを使った16nmピッチ配線（抵抗値656Ω/µm）のデモに成功したと発表します。
2037年（A5/A3）はメタルピッチ12〜16nm。PtCoO₂（白金コバルト酸化物）などの代替材料が研究対象になります。
電力供給ロードマップ
2026〜2027年頃はIVRをPCB内部へ内蔵し、48V→12V→0.8VのDC-DC変換をより効率的に実施する構成です。
2028〜2032年頃はIVRをチップパッケージ内部に統合。2.5D MIMキャパシタやSiパワーデバイスなどの次世代技術を活用します。
現在は電圧調整回路（IVR：統合電圧レギュレータ）をマザーボードのPCB上に搭載しています。
解説
「0.2nm」という数値はもはや原子数個分のスケールで、トランジスタが原子と会話し始めるのはいつだろうか。
2046年のsub-0.2nmが実現する頃、それを作る人々は今まだ学校に通っている世代——半導体業界のスパンの長さが、この仕事の重さと面白さを物語っている。
このロードマップのどこかでAIがシンギュラリティを起こしているはずだが、それは半導体の微細化という物理の世界にも及ぶのだろうか？
ロードマップの「年号」が量産年でないことは重要な注意点——研究者向けの技術完成目標であり、実際に手元のPCに載るのは数年後と見ておくのが妥当だ。
ムーアの法則の「年率50%密度向上」が2010年を境に止まったことは、業界では公然の事実で、チップレット普及はその穴埋め策だった、という文脈で読むとスッキリする。
チップレット・3Dパッケージング戦略はあくまで「応急処置」——微細化そのものの代替にはなれないという見方が、このロードマップの前提にある。
CFETは「縦に積む」ことで面積を節約する発想で、「同じ土地に高層ビルを建てる」イメージだ。トランジスタの3D化とも言える。
2D材料（MoS₂、WSe₂）の課題は根深い——n型とp型で最適材料が違うという問題は、従来のシリコンが「両方こなせる万能選手」だったことの有り難みを痛感させる。
2034年のA7（サブ1nm）まで実に9年で、2043年のA2まで18年。半導体ロードマップの時間軸がいかに長期戦かを再認識させる数字だ。
BEOLの銅→ルテニウム移行は「配線の抵抗問題」が深刻になってきたことの証拠で、トランジスタだけ微細化しても、配線が追いつかなければ性能向上にならない。
ルテニウムは白金族の希少金属——コスト面での課題は今後の議論になるが、現状の代替案の中では最有力候補だ。
電力供給のIVR内蔵化は地味だが重要。電圧変換ロスの削減はデータセンター・AI計算機の省エネに直結する。
ロードマップ総括表
| 年代 | ノード | トランジスタ構造 | BEOLメタルピッチ | 主な新技術 |
|---|---|---|---|---|
| 2025 | N2（2nm） | ナノシートFET（GAA） | 24〜26nm（Cu） | GAAへの世代交代 |
| 2028 | A14（1.4nm） | 改良ナノシートFET | 20〜22nm（Cu） | — |
| 2031 | A10（1.0nm） | ナノシートFET（最終世代） | 18〜20nm（Ru） | Ru配線・エアギャップ・セミダマシン開始 |
| 2034 | A7（0.7nm） | CFET（初登場） | 16〜18nm（Ru） | サブ1nm時代突入・CFET本格採用 |
| 2036 | A5（0.5nm） | 改良CFET | 12〜16nm | — |
| 2040 | A3（0.3nm） | 改良CFET | 12〜16nm | — |
| 2043 | A2（0.2nm） | 2D FET（初登場） | 未定 | 2D材料（MoS₂/WSe₂）導入 |
| 2046 | <A2（0.2nm以下） | 2D FET（発展型） | 未定 | ロードマップの最終地点 |
ソース：https://eu.36kr.com/en/p/3780133515039747