※ 画像は記事の内容をもとにしたイメージであり、必ずしも現実を反映しているわけではありませんのでご注意ください。
■事実
### 情報源について
JaykihnはNova Lake関連のリークで高い的中率を持つとされています。
リーカー「Jaykihn」が2026年4月13日前後にXおよびVideocardz経由でIntel Nova Lake-SのbLLC詳細を公開されました。（リーク情報であり確定仕様ではない）
### bLLCとは何か
bLLC（Big Last Level Cache）はIntelが次世代デスクトップCPU「Nova Lake-S」（Core Ultra Series 4）に搭載する大容量ラストレベルキャッシュの仕組みです。
標準コンピュートタイルのダイサイズが98mm²であるのに対し、bLLCコンピュートタイルは154mm²——約1.57倍の面積増加となります。
AMDの3D V-Cache（別チップレットをCCDの上に垂直積層）とは異なり、キャッシュをコンピュートタイルのシリコンに直接統合する方式です。
### キャッシュ容量
比較対象はRyzen 9 9950X3D2（Zen 5/デュアルV-Cache）が合計208MBとなります。（4月22日発売）
Nova Lakeの288MBモデルは9950X3D2比で38%多いキャッシュ量です。
シングルコンピュートタイルのbLLCモデルは最大144MBとなります。
デュアルコンピュートタイルのbLLCモデルは最大288MB（144MB×2）となります。
### ダイ構成とSKU（リーク）
Nova Lake-Sのコンピュートタイル構成は5種類（シングルタイル4種・デュアルタイル1種）です。
デュアルタイル（DS）はエンスージアスト向けで、最上位は8P+16E構成タイル×2の52コアとなります。
| モデル | コア構成 | キャッシュ | TDP |
|---|---|---|---|
| Core Ultra X（52コア） | 2×(8P+16E)+4LPE | 288MB | 175W |
| Core Ultra X（44コア） | 2×(8P+12E)+4LPE | 264MB | 175W |
| Core Ultra 9（28コア） | 8P+16E+4LPE | 144MB | 125W |
| Core Ultra 7（24コア） | 8P+12E+4LPE | 132MB | 125W |
| Core Ultra 9（22コア） | 6P+12E+4LPE | 108MB | 65W |
22コアの65W bLLCモデルは元々42コアだった構成変更（→44コア化）で余剰になった6P+12Eタイルを活用した新SKUです。
従来はK（アンロック）シリーズのみbLLC搭載とされていたが、無印モデルへの展開も検討中です。
### 標準ラインナップ（bLLCなし）
iGPUなし「F」モデルも予定されています。
全SKUにXe3コア（2基）のiGPU、NPU、Thunderbolt 5、DDR5-8000対応、PCIe 5.0×24レーンを搭載しています。
Core Ultra 9〜Core Ultra 3まで計13モデル以上を予定しています。
TDPは35W〜125Wのレンジで、65W省電力版も設定があります。
### プラットフォーム
新ソケットLGA 1954が採用されます。（LGA 1851からの変更、既存マザーボード非対応）
Intelは「ソケットの長期継続使用」を示唆しています。
発売は2026H2予定で、デスクトップ向けはCES 2027にずれ込む可能性も指摘されています。
900シリーズチップセットとなります。（Z990、Z970等）
### 消費電力（リーク）
デュアルコンピュートタイルモデルのPL2（バースト時）は最大700W程度とされています。（Arrow Lake Core Ultra 9 285Kは約425W）
シングルタイルモデルは350W程度となります。
### AMD側の状況
Ryzen 9 9950X3D2（Zen 5、デュアル3D V-Cache）は2026年4月22日に発売、合計208MB、TDP 200Wとなります。
Zen 6デスクトップ（Olympic Ridge）は2027年以降とのリークが複数です。
解説
Intelはかつて自社CPU向けのソフトウェアを整備することでゲーム性能を高めようとした——Thread DirectorやAPO（Application Performance Optimizer）がその代表例で、Arrow Lake Refreshまで受け継がれている。ハイブリッドアーキテクチャの複雑さをOS・ゲーム側が理解しなければ性能が出ないという構造的な課題を、ソフト側の支援で補う戦略だった。
288MBという数字は確かに現時点で最大だが、キャッシュ容量と実性能は比例しない。レイテンシ特性・帯域・ゲームのデータアクセスパターンとの相性次第で実効性は変わる。数字の38%増が実ゲーム性能の38%増を意味しないことは強調しておきたい。
消費電力がかなりの懸念材料でデュアルタイルで700W（PL2）というリーク値はArrow Lake比で1.7倍近い。これは水冷必須どころかラジエーターの選択まで影響する水準で、一般ゲーマーが気軽に買える製品ではなくなっていく。
22コア65W bLLCモデルは構造的に面白く、製造上の「余り物」タイルを省電力ゲーマー向けに転用するという発想。これがうまく機能すれば「低消費電力でキャッシュ特化」という新しいポジションが生まれる可能性がある。
タイミングの問題、Nova Lakeが2026H2に出れば9950X3D2と正面から戦えるが、CES 2027にずれるとAMDがZen 6/X3D世代で先手を打つ可能性がある。Intelがデータセンター向けを優先している現状ではクライアント向けが後回しにされるリスクが常にある。
bLLCの本質的な違いを整理すると：AMDはCCDとは別のSRAMチップレットを上に貼り付ける方式、Intelはキャッシュをタイルのシリコンに焼き込む方式——同じ「大容量キャッシュ」でも製造上のアプローチが根本から違う。
Intelのアプローチで理論上有利な点：デュアルタイル構成で両タイルに対称配置できること。AMDは長らく片方のCCDにしかV-Cacheを積めず、コアパーキング（低キャッシュ側のコアを意図的に使わない制御）が必要だった。9950X3D2で両CCD対応したが、クロスダイ通信を抑えるためにコアパーキングは引き続き必要とされている。
一方でIntelのアプローチで不利な点はダイ面積が98→154mm²に膨らむため製造コストが直接上がる。積層の場合は後付けで容量を追加できるが、直接統合はシリコン面積がそのままコストに乗る。
「キャッシュ戦争」という言葉が冗談にならなくなってきた——IntelとAMDが数百MBのキャッシュを詰め込むCPUを競い合う世界は、2022年のRyzen 5800X3D登場から4年でここまで来た。
比較表：Intel Nova Lake bLLC vs AMD 9950X3D2
| 項目 | Nova Lake 52コア | Nova Lake 28コア | Ryzen 9 9950X3D2 |
|---|---|---|---|
| アーキテクチャ | Coyote Cove P + Arctic Wolf E | 同左 | Zen 5 |
| コア数 | 52（16P+32E+4LPE） | 28（8P+16E+4LPE） | 16 |
| キャッシュ総量 | 288MB（bLLC） | 144MB（bLLC） | 208MB（3D V-Cache） |
| キャッシュ方式 | ダイ直接統合 | 同左 | 垂直積層チップレット |
| TDP（PL1） | 175W | 125W | 200W |
| PL2（バースト） | ~700W（リーク） | ~350W（リーク） | 約250W前後 |
| ソケット | LGA 1954（新規） | 同左 | AM5 |
| 発売時期 | 2H 2026〜（未確定） | 同左 | 2026年4月22日 |
※Nova Lake数値はリーク情報であり変更の可能性あり