■事実
AMDは次世代Zen 6アーキテクチャで、標準版「Zen 6」・高密度版「Zen 6c」に続く第3のコアタイプ「Zen 6 LP（Low Power）」を投入する計画とみられるています。
情報の出所はCPUID分析で知られるリーカーInstLatX64氏が2026年7月29日にXへ投稿した内容で、Linuxカーネルパッチ内のCPUID記述（80000026h.EBX[31:28]=2）からLPコアの存在を特定したとしています。
InstLatX64氏の投稿によれば、Zen 6 LPの構成要素は次の通り：命令セット(ISA)はZen 6、マイクロアーキテクチャはZen 5、浮動小数点演算ユニット(FPU)はZen 4（256bit幅）、L2キャッシュはZen 3（コアあたり512KB）、L3キャッシュはZen 2/Mendocino世代（コアあたり1MB）です。
命令セットレベルではZen 6 ISAで統一されているため、ソフトウェアから見た機能面は標準Zen 6コアと変わらず、互換性の問題は生じないとリーク元は説明しています。
FPUがZen 4世代に後退している点について、AVX-512命令は256bit演算を2回に分けて処理する形になる可能性が指摘されています。（ネイティブ512bitデータパスではない）
L2キャッシュはZen 4以降定着していた1MB/コアではなく、Zen 3時代の512KB/コアに縮小されています。
別のリーカーGotou_3rd氏は7月29日、「Zen 6 LP => Zen 5 LP」という投稿を行い、その後の補足で「単なる呼び方の言い換え」と説明した上で、Zen 6 LPの性能がZen 5c（効率重視コア）と同等かそれを上回る可能性を示唆していまする（性能・効率・両方のいずれを指すかは不明）
Zen 6 LPは次世代モバイル向けAPU「Medusa Point」への搭載が有力視されています。AMDはZen 6世代の「Medusa」ファミリー自体（RDNA 5 GPU、XDNA NPU、TSMC 2nm/3nm混在）を公式に認めているが、LPコアの詳細構成そのものは未確認のリーク情報にとどまります。
別リークによれば、主流モデル（Ryzen 5/7相当）のMedusa Pointは「標準Zen 6×4 + 高密度Zen 6c×4 + LP×2」の計10コア構成で、RDNA 3.5+ベースの8CU iGPUと組み合わされるとされています。
上位モデル（Ryzen 9相当）は、この10コアAPUダイに加えて別の12コアZen 6 CCD（デスクトップ級）を組み合わせ、最大22コア構成になるとの情報もあります。
Medusa Pointは新型FP10パッケージ（FP8比で約6%大型、Strix Halo用FP11より小型）を採用し、出荷マニフェストにはHigh-TDP（約45W）・Low-TDP（約28W）の2区分が確認されているとの報道があります。
Medusa Point世代の正式発表はCES 2027前後になるとの観測が複数のリーク筋から出ています。
Medusa世代APUは3ライン展開が有力視されているが、エントリー～主流向け「Medusa Point」、中間グレード「Medusa Halo Mini」、フラッグシップ「Medusa Halo」です。
スペック比較の出所は主にリーカーMoore’s Law Is Dead（MLID）で、InstLatX64氏のCPUIDベースの情報とは信頼性のレイヤーが異なる点に注意です。（MLID情報はより長期的なロードマップ観測であり、AMD未確定情報）
Medusa Haloの正式投入時期はリーク筋の間で「2027年後半（H2 2027）」との見方が優勢です。
Medusa Haloのコア構成は情報源によって「12コア＋LP2基（計14コア）が基本、上位モデルは12コアCCD追加で最大26コア」とする説と、「24コア＋LP0基（計24C/48T）」とする説が併存しており、リーク元・時期によって数字が揺れています。（この点は記事中で明記すべき）
表：Zen 6 LPコアの「継ぎ接ぎ」構成（InstLatX64氏の投稿ベース）
| 構成要素 | 由来世代 | 補足 |
|---|---|---|
| 命令セット(ISA) | Zen 6 | ソフトウェア互換性は標準Zen 6コアと同一 |
| マイクロアーキテクチャ | Zen 5 | 分岐予測器・スケジューラ・実行エンジン等 |
| 浮動小数点演算ユニット(FPU) | Zen 4 | 256bit幅。AVX-512は2回に分けて処理する可能性 |
| L2キャッシュ | Zen 3 | コアあたり512KB |
| L3キャッシュ | Zen 2（Mendocino） | コアあたり1MB |
表：Medusa世代APU 3ラインのスペック比較（リーク情報ベース、AMD公式未確認です）
| 項目 | Medusa Point | Medusa Halo Mini | Medusa Halo |
|---|---|---|---|
| 位置づけ | 主流・薄型ノート向け | 中間グレード | フラッグシップ |
| CPUコア構成（基本） | Zen 6×4 + Zen 6c×4 + Zen 6 LP×2（計10コア） | Zen 6×4 + Zen 6c×8 + Zen 6 LP×2（計14コア） | Zen 6×12 + Zen 6 LP×2（計14コア） |
| 上位バリアント | 別12コアZen 6 CCD追加で最大22コア | ― | 別12コアZen 6 CCD追加で最大26コア |
| iGPU | RDNA 3.5+系 8CU | RDNA 5 24CU、L2キャッシュ10MB | RDNA 5 48CU、L2キャッシュ20MB |
| メモリ | LPDDR5X（128bit） | LPDDR5X（128bit）、LPDDR6（192bit）へ拡張の可能性 | LPDDR6（384bit）またはLPDDR5X（256bit） |
| プロセス | CCD: TSMC N2P／IOD: TSMC N3P | 情報不明瞭 | CCD: TSMC N2P／IOD: TSMC N3P |
| パッケージ | FP10（FP8比+約6%、FP11より小型） | 情報不明瞭 | 情報不明瞭 |
| TDP区分 | High-TDP約45W／Low-TDP約28W | 情報不明瞭 | 情報不明瞭 |
| 想定投入時期 | CES 2027前後 | 情報不明瞭 | 2027年後半（H2） |
ソース
- InstLatX64氏 X投稿（2026年7月29日）https://x.com/InstLatX64/status/2082531025012343182
解説
「継ぎ接ぎ」「縫合怪」という表現がSNSで独り歩きしがちだが、実態は枯れた実績あるIPブロックを世代横断で再利用する、コスト効率重視の合理的な設計判断と捉えるべきだ。
ゼロから低消費電力コアを新規設計するコストとリスクを避け、検証済みの過去世代モジュールを組み合わせる手法は、チップレット設計で当たり前になっている「IP再利用」の発想の延長線上にある。
Intelはすでに Meteor Lake以降でLPE（低電力Eコア）を投入しているが、あれは基本的に同世代のE-coreを単にクロックダウンしたもの。AMDのZen 6 LPは5世代（Zen 2〜6）にまたがる部品を寄せ集めている点で、混ぜ方の「振り切り度合い」がより極端だ。
ただし性能面は手放しで楽観できない。FPUがZen 4世代まで後退している以上、AVX-512のような広帯域ベクトル演算に依存するワークロード（AI推論の一部やクリエイティブ用途）では、「ISAがZen 6だから性能もZen 6相当」と誤解しない方がよい。ISA互換＝性能同等ではない、という点は明確に書いておきたい。
L2・L3の縮小も同じ文脈。そもそもこのコアはゲームや高負荷処理を担う想定ではなく、アイドル時やバックグラウンドタスクの省電力に全振りした設計だと理解するのが妥当だ。
「Zen 6 LPがZen 5cと同等以上」というGotou_3rd氏の情報は、リーカーの一言投稿が唯一の根拠。忖度なしで言えば、現時点でこれを前提に期待値を上げすぎるのは早計だ。
IntelはP-core/E-coreで一時ISAの扱いに混乱があった経緯があり、AMDが「ISAだけは統一する」姿勢を取っているのは、その反省を踏まえた設計判断である可能性がある。この点はAMDらしい堅実さと評価できる。
Medusa Pointが本当にCES 2027前後で登場し、期待通りの省電力性能を発揮できれば、薄型ノートやゲーミング携帯機のバッテリー持続時間に直結する重要な技術になる。ここは冷静に発表を待ちたい。
5世代分のパーツをかき集めて1個のコアに仕立てる様子は、型落ちパーツで動くPCを組む自作erの発想そのもの。AMDも案外「庶民的」なところがあるのかもしれないる
「継ぎ接ぎ」と揶揄されがちだが、中身を見れば理にかなった省電力設計。派手な見出しに騙されず、中身のスペックで判断したいところ。
3ラインすべてにZen 6 LPコアが共通搭載されている点が示唆的。AMDは今回の「継ぎ接ぎコア」を一部モデルの実験的機能ではなく、Medusa世代全体の標準装備として位置づけている可能性が高い。
Medusa HaloのiGPU規模（48CU・RDNA5）はRTX5070 Ti級という観測もあり、もし実現すればゲーミングノートやハンドヘルド機のディスクリートGPU依存を大きく減らしうる。ただしこの数値はMLID単独の観測であり、複数ソースでの裏取りができていない点は割り引いて読む必要がある。
コア数の情報がソースによって「14コア基本／26コア上位」と「24コア基本」で食い違っている状況は、AMD自身がまだ最終構成を固めていない段階である可能性を示している。忖度なしで言えば、この時期のリーク情報の数字はまだ「確定仕様」として扱うべきではない。