インテル クライアント＆サーバーCPUロードマップ最新情報。Meteor Lakeは2023年、20A & 18A搭載Xeon & Coreチップは2024年以降

グラフィックス・アップデートに加え、インテルはCoreおよびXeonチップを含む新しいクライアントおよびサーバーCPUロードマップを発表しました。

Intelクライアント「Core」およびサーバー「Xeon」CPUロードマップを発表。2022年後半に5nm製造、2023年後半に3nm製造、2024年前半に20A、2024年後半に18A製造

インテルは、クライアントおよびサーバー部門で今後発売される製品のロードマップとマイルストーンを発表しました。

Intelは、2025年までに1ワットあたりの性能をトップに返り咲く勢いであり、この野心的な目標の達成に貢献するさまざまな製品を示していると述べている。

インテルは、2025年までに1ワットあたりのトランジスタ性能でトップの座を奪還する勢いを保っています。インテルの先進的なテストおよびパッケージング技術は、同社の製品やファウンドリの顧客に利益をもたらし、ムーアの法則を追求する上で重要な役割を果たす、比類ない業界リーダーシップを発揮しています」。継続的なイノベーションはムーアの法則の基礎であり、イノベーションはインテルに生きている。

インテルより

プロセス – Intel7 は、第 12 世代Intel Core プロセッサーの発売と 2022 年の追加製品に伴い量産出荷されています。Intel4は、EUV（Extreme Ultraviolet）リソグラフィーを導入したもので、2022年後半に製造可能となる予定です。これにより、1ワットあたりのトランジスタ性能が約20%向上します。Intel3は、さらに機能を追加し、1ワットあたりの性能を18%向上させ、2023年後半に製造可能な状態にする予定です。RibbonFETとPowerViaでオングストローム時代の到来を告げるIntel20Aは、1ワットあたりの性能を最大15%向上させ、2024年前半に製造可能となる予定です。Intel18Aは、さらに10%の性能向上を実現し、2024年後半に製造が開始される予定です。

パッケージング – 当社の先進的なパッケージング・リーダーシップにより、設計者は熱、電力、高速信号、相互接続密度にわたってオプションを選択し、製品性能を最大化および協調的に最適化することができます。2022年、IntelはSapphire RapidsとPonte Vecchioのリーダーシップ・パッケージング・テクノロジーを出荷し、Meteor Lakeのリスク生産を開始する予定です。2021年7月のIntel Acceleratedで発表した先進のパッケージング技術であるFoveros OmniとFoveros Directは、2023年に製造可能な状態になる予定です。

イノベーション – Intelは、High-NA EUV、RibbonFET、PowerVia、Foveros OmniおよびDirectなどの技術に期待しており、同社のリーダーは、イノベーションに終わりはなく、したがってムーアの法則にも終わりはないと考えています。Intelは、10年後までに1つのデバイスに約1兆個のトランジスタを搭載するという目標を達成するために、決して躊躇することはありません。

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Intelプロセスロードマップ

Intel クライアントCPUロードマップ

IntelクライアントCPUのロードマップを始め、同社は既にAlder Lake CPUラインナップを発売しており、その後続となる第13世代Raptor Lakeラインナップを今年後半に発売予定としています。

クライアントCPUロードマップの次のアップデートは、2022年後半に「Intel 4」プロセスノードで製造され、2023年の発売が予定されている「Meteor Lake」となる予定だ。

また、Intelは2024年にMeteor Lakeに続くArrow Lakeと呼ばれる製品を投入する予定だ。Intel 4」ノードでは、ワット当たり20%の性能向上を実現し、EUV技術を初めて採用し、「Intel 7」（10nm ESF）よりも密度を大幅に向上させる予定です。

2024年以降、IntelはLunar LakeとNova LakeチップでClientプラットフォームの大規模なオーバーホールを提供する予定です。

これらは、それぞれ2025年と2026年のリリースに予定されているようです。

次世代CPUは、Tiled-CPUアーキテクチャで、MCM CPUとSOC、GPU IPを同一パッケージに統合したものになる。Lunar Lake CPUは、20Aノードを利用し、RibbonFET & Power Via技術を利用しながら、1Wあたりの性能を15%向上させる見込みです。

Nova Lakeのチップは、改良された18Aノードを利用し、1ワットあたりの性能をさらに10%向上させ、RibbonFETアーキテクチャにさらなる機能強化を図る予定です。

製造は、20Aチップが2024年前半、18Aチップが2024年後半に予定されています。

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2024年以降、IntelはLunar LakeとNova LakeチップでClientプラットフォームの大規模なオーバーホールを提供する予定です。

これらは、それぞれ2025年と2026年のリリースに予定されているようです。

次世代CPUは、Tiled-CPUアーキテクチャで、MCM CPUとSOC、GPU IPを同一パッケージに統合したものになる。

Lunar Lake CPUは、20Aノードを利用し、RibbonFET & Power Via技術を利用しながら、1Wあたりの性能を15%向上させる見込みです。

Nova Lakeのチップは、改良された18Aノードを利用し、1ワットあたりの性能をさらに10%向上させ、RibbonFETアーキテクチャにさらなる機能強化を図る予定です。

製造は、20Aチップが2024年前半、18Aチップが2024年後半に予定されています。

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ロードマップのブロック図からわかるように、次世代クライアントプラットフォームは、同じCPUパッケージに統合される複数のチップレットを利用した、完全統合型MCM設計を採用する予定です。

全体として、チームブルーの将来のクライアントチップに期待できるチップレット数は、次のようにノード別になっている：

• 4 – 3 Chiplet SOC
• 20A – 4 Chiplet SOC
• 18A – 5 Chiplet SOC

IntelメインストリームデスクトップCPUの世代間比較：

IntelサーバーCPUロードマップ

サーバー向けには、Intelは「Intel 3」プロセスノードを利用するDiamond Rapidsという形で、最初の大きなアーキテクチャのアップリフトを提供する予定です。

このノードでは、1ワットあたりの性能が18%向上し、より高性能なライブラリ、最適化されたドライブ電流、メタルスタックを利用する予定です。

Intelは、2022年後半までに、自社ラボで主力製品（Xeon）のESTウェハーを稼働させるとしている。

また、インテルは、データセンターセグメント向けの次世代18A搭載Xeon CPUのファーストルックを初めて公開しました。

このチップは、少なくとも17個のタイルブロックを持つことが示されており、そのうち6個がCPUブロックとなっている。

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また、インテルは、データセンターセグメント向けの次世代18A搭載Xeon CPUのファーストルックを初めて公開しました。

このチップは、少なくとも17個のタイルブロックを持つことが示されており、そのうち6個がCPUブロックとなっている。

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現在のSapphire Rapids-SP Xeon CPUは、CPUタイルあたり15コアを備えているので、同じコア数の18Aチップは最大90コアを提供することになる。

ただし、2025年までには、インテルがCPUタイルあたりのコア数を増やすので、サーバーセグメントでAMDが提供する高コア数と同じ100コア以上を期待できる。

3’ノードのDiamond Rapidsは、最大144コア、288スレッドを提供する予定なので、18Aは間違いなくもっと高いコア数を提供することになる。

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Intel Xeon SP ファミリ：

ソース：wccftech – Intel Client & Server CPU Roadmap Updates: Meteor Lake In 2023, 20A & 18A Powered Xeons & Core Chips Beyond 2024

解説：

Intelのロードマップが更新されたようですのでそれが記事になっています。

タイトルを見たらMeteorLakeが遅れると思ったのですが、よく見ると予定通りだったので、単に情報が更新されたということのようですね。

とてもわかりづらくなったIntelの製造プロセス

私はIntelとTSMCの製造プロセスの関係をトランジスタ密度で理解していたのですが、Intelが表記の基準をTSMCの製造プロセスのどれに相当するか？に変更したため、かえってわかりにくくなってしまいました。

自分への備忘録として元記事の表に旧プロセスネームを追加したものを置いておきます。

3nmから先は未定だったはずですので、これであっていると思います。

Intelは製造プロセスの微細化+トランジスタのアーキテクチャーの改良を組み合わせてTSMC基準で表記するように変更したようです。

最初はどうかと思いましたが、製造プロセスのトラブル続きでしたので、マーケティング上、トランジスタのアーキテクチャーと言う新しい項目を加えてリブランドしたのは成功だったと思います。

ただし、あくまでも結果論です。

Intelでは、製造プロセスとトランジスタ・アーキテクチャーの改良により、10-20%の効率改善が見られれば「成功」として次のプロセスネームを与えるというルールに変更したようです。

スケジュールが守れるのならば現実的で顧客からの信頼も回復し、良い方法だと思います。

微細化が進まなければ「失敗」とするのはもう現実的ではないということになります。

TSMCは3nmが遅れるかもしれないという話が出ていますが、積層型も含めトランジスタのアーキテクチャーの改良はIntelに後れを取っているように見えます。

私がこう思っている時点で、Intelの製造プロセスのリブランドは大成功していると言ってもよいのではないでしょうか(苦笑。

あとは、TSMCが3nm、2nmをどのようなスケジュールで出してくるかによって、決まってくると思います。

さすがに、TSMCのプロセスに全く敵わないということは無いと思いますが・・・・。