AMDは非常に興味深いことに取り組んでいるように思われます。
この問題に詳しい情報筋によると、彼らはAMD Milanの15タイル設計に積極的に取り組んでいます。
※ ここでいうタイルとはチップレットの数だと思われます。
これらのタイルの1つがIOダイである必要があることを考えると、これは、ローマの8と比較して、複数のダイタイルを含んだ、少なくとも1つのMilan製品があることを意味します。
今、私が話したエンジニアによると、これらすべてをCPUの設計に入れることはできません。
したがって、これらの14個のタイルの一部はHBMメモリにバインドされています。
AMDの強力なMilanCPU製品には、Romeの9個と比較して15個のタイルがあります。
これが、8チャネルDDR4の帯域幅が最大で10個のCPUダイ（80個のCPUコア）を最適に処理するために必要な帯域幅しかないことです。
これは、CPU側に関しては、8ダイ設計（64 CPUコア）または10ダイ設計のいずれかを想定していることを意味します。
IOダイを脇に置いておくと、(14ダイのうち)6タイルまたは4タイルが考慮されず、これらはおそらくHBMになります。
HBMは大幅に高速化できますが、これは、この特定のバリアントがインターポーザーを使用することを意味します。
要するに、これは、AMDがこのバリアントをDDR5まで遅らせることを選択しない限り、8 + 6 + 1構成（CPU + HBM + IO）または10 + 4 + 1構成（CPU + HBM + IO）のいずれかを想定していることを意味します ）。
HBMオンボードを使用したインターポーザーベースの設計は、DDRチャネルがボトルネックとして機能する従来のDDRベースのメモリよりもはるかに高速なアクセスと転送時間を提供できます。
インターコネクト、IO、インターポーザーがCPUコアとHBMメモリ間の唯一のボトルネックであるため（冗長性はご容赦ください）、これにより、メモリに大きく依存するアプリケーションの速度が大幅に向上します。
–この標準を考慮すると、現在のもの（RAM）よりも高速なメモリ帯域が得られます。
これまでのリークは、この特定のバリアントを意味する8 + 1のデザインを持つAMD Milanを指摘していることに注目してください。
それをどのように解釈するかに応じて、ミラノには実際には2つのバリアントがあります：エキゾチックなものと通常の計算中心のものです。
AMDがHBM統合設計を採用する主な理由は、DDR4の制限によるものであり、DDR5が潜在的に解決できることにも言及する価値があります。
追加するものはあまりないので、これはかなり短い投稿になります。
ソース：wccftech – AMD Is Working On A Powerful Milan CPU Variant With 15 Tiles
解説：
まずいきなりMilanと言われてもすぐには理解できない方もいると思いますので、話に入る前にロードマップを張っておきます。
AMD CPU ロードマップ (2018-2020)
| Ryzen世代 | Ryzen 1000 Series | Ryzen 2000 Series | Ryzen 3000 Series | Ryzen 4000 Series | Ryzen 5000 Series |
| アーキテクチャー | Zen | Zen / Zen+ | Zen2 | Zen3 | Zen4 |
| 製造プロセス | 14nm | 14nm / 12nm | 7nm | 7nm+ | 5nm/6nm? |
| ハイエンドサーバー (SP3) | EPYC ‘Naples’ | EPYC ‘Naples’ | EPYC ‘Rome’ | EPYC ‘Milan’ | EPYC ‘Next-Gen’ |
| サーバー最大 コア数/ スレッド数 | 32/64 | 32/64 | 64/128 | 不明 | 不明 |
| ハイエンドデスクトップ(TR4) | Ryzen Threadripper 1000 Series | Ryzen Threadripper 2000 Series | Ryzen Threadripper 3000 Series (Castle Peak) | Ryzen Threadripper 4000 Series | Ryzen Threadripper 5000 Series |
| HEDT最大コア数/ スレッド数 | 16/32 | 32/64 | 64/128? | 不明 | 不明 |
| デスクトップ (AM4) | Ryzen 1000 Series (Summit Ridge) | Ryzen 2000 Series (Pinnacle Ridge) | Ryzen 3000 Series (Matisse) | Ryzen 4000 Series (Vermeer) | Ryzen 5000 Series |
| 最大コア数/ スレッド数 | 8/16 | 8/16 | 16/32 | 不明 | 不明 |
| GPU内臓 | 無し | Ryzen 2000 Series (Raven Ridge) | Ryzen 3000 Series (Picasso 14nm Zen+) | Ryzen 4000 Series (Renior) | Ryzen 5000 Series |
| 発売年 | 2017 | 2018 | 2019 | 2020 | 2021? |
MilanというのはZen3コア、Ryzenで言うと4000シリーズの話になります。
こちらのEPYC(サーバー向けCPU)の話になります。
このMilanは15タイル(＝チップレット15個)構成となり、I/Oのダイを除くと14、1チップレット8コアとして、112コアとなります。
DDR4の8chの帯域で賄える演算能力はチップレット8-10個分と言われており、残りの4-6チップレット分の演算に必要な帯域幅が足りないということになります。
※ CPUの演算能力を発揮するのにメモリの帯域が必要なのは、演算能力が増大すればするほど、演算データの量も莫大になるからです。普通、CPUやGPUの設計は想定される演算能力に見合ったメモリの帯域幅が用意されます。メモリの帯域幅を見ると演算能力が見当がつけられるということです。ちなみにintelはメモリの帯域が足りない場合、ある程度のキャッシュ埋め込んできます。モバイル向けの高性能iGPUであるGT3eグレードに64/128MBのeDRAMを埋め込むのはメモリの帯域の不足を補うためです。
この4-6個分のチップレットはHBMメモリに接続されるということのようです。
どのような構成になるのかちょっと想像つきません。
DIMMのようにモジュールになるのか、マザーボードに埋め込んでキャッシュのように使うのか・・・・。
こういった話が出てくるのはDDR5への移行がまだ先になるということの表れでしょう。
AMDの欠点にプラットフォームを引っ張る力が弱いというのがありますが、それがモロに出てしまった形です。
Intelならばおそらく、ためらうことなくDDR5に行くでしょう。