※ 画像は記事の内容をもとにしたイメージであり、必ずしも現実を反映するものではありません。
■事実
AIチップの性能向上において、半導体製造プロセス（前工程）と並ぶ重要技術として「先端パッケージング」が台頭しています。
先端パッケージングとは、複数のシリコンダイ（チップレット）やHBMメモリを1つのパッケージ内に統合する後工程と呼ばれる技術です。
現在、先端パッケージング需要の大部分をTSMCが独占しており、主力製品はCoWoS（Chip-on-Wafer-on-Substrate）です。
CoWoS-Lは大型シリコンインターポーザを使ってダイ間を接続する方式で、NVIDIAのBlackwellなど高帯域幅GPUの主力パッケージング技術です。
TSMCのCoWoSキャパシティは極めてひっ迫しており、NVIDIAだけでCoWoS-L生産量の70%超を占有している状況です。
残る容量は15%未満で、第2層のASICメーカーやスタートアップは2026年以降に予約が先延ばしされている状況です。
CoWoS供給不足は半導体ウェハ以上に深刻で、業界の実質的なボトルネックになっています。
TSMCの先端パッケージングはほぼ台湾集中しておりね地政学リスクと供給能力の上限が課題となっています。
IntelのEMIB（Embedded Multi-die Interconnect Bridge）が、CoWoSに対抗できる唯一の実用技術として注目を集めている状況です。
IntelのCFO デビッド・ジンスナー氏は、顧客が前払いでキャパシティを確保しようとしており、今年に入って「数十億ドル規模」の顧客コミットが積み上がっていると述べました。
Intelのパッケージング粗利率は約40%とされ、同社の主力製品と同水準で、ウェハ製造より早期に収益化できる点でも注目されています。
Intelのパッケージング施設は米国ニューメキシコ州（リオ・ランチョ）に既存拠点があり、EMIB/Foverosの生産能力を拡張中です。
AmkorのSongdo K5施設（韓国）でのEMIB外部委託生産も開始、ポルトガル・アリゾナへの展開も計画中となっています。
マレーシアの先端パッケージング拠点（Project Pelican）が2026年中に稼働予定です。
TSMCもアリゾナにCoWoSパッケージング工場建設を2026年に開始予定と報じられているが、Intel はすでに米国内に稼働中の拠点を持つ点で先行しています。
Intelは一部の顧客について、CoWoS向けに設計されたチップをEMIB/Foverosへ大きな再設計なしに移植済みと公表されています。
IntelのCEO リップ・ブー・タン体制下で、先端パッケージングをFoundryビジネス再建の柱と位置づけています。
顧客コミットメントの正式公表タイムラインはH2 2026が見込まれており、次の決算発表（4月23日）が最初の確認機会となる見通しです。
EMIBはシリコンインターポーザを不要とし、小型シリコンブリッジを基板に埋め込んでダイ間を接続する2.5D技術です。
インターポーザ不要なため、製造コスト削減・歩留まり向上・パッケージ反りリスクの低減という利点があります。
パッケージサイズ拡張性でもEMIBが優位：CoWoS-Lが現状レチクルサイズ約3.5倍（2027年に9倍予定）に対し、EMIB-Mはすでに6倍に対応、2026〜2027年には8〜12倍に達する見通しとなっています。（TrendForceより）
ただしEMIBはブリッジ面積とルーティング密度に制約があり、帯域幅・レイテンシ(遅延)はCoWoSに劣ります。
このためEMIBの主要ターゲットはASIC（推論向け）であり、超高帯域が要求されるGPU（NVIDIAなど）の代替にはなりにくくなっています。
WIREDの報道によれば、IntelはGoogleとAmazonの少なくとも2社と先端パッケージングサービスの交渉を進めている状況です。
GoogleのTPU（Tensor Processing Unit）、AmazonのTrainium/Inferentiaがターゲットとされ、両社は独自ASICを設計しているが製造の一部を外注しています。
TrendForceはGoogleが2027年のTPU v9にEMIBを採用することを決定していると報告されていますが正式発表はまだされていません。
MetaのMTIA（Meta Training and Inference Accelerator）もEMIB採用を検討中とTrendForceが指摘しています。
Marvell、MediaTekも自社のAI ASICにEMIBを評価・採用の動きがあります。
解説
地政学的リスクの観点から、米国企業が台湾集中のサプライチェーンを分散しようとする動機は純粋に合理的で、Intelの米国内パッケージング拠点は、関税・輸出管理の影響を受けにくい付加価値がある。
「前払いで容量を確保しようとしている」というCFO発言は重要なポイントで顧客がリスクを取ってでもIntelキャパシティを押さえる理由は、CoWoSへのアクセスが本当に厳しいということである。
パッケージング単体で40%粗利というのはウェハ製造より高く、Intel Foundry再建の順序として「まずパッケージングで稼ぎ、ウェハ製造の赤字を補填する」シナリオは現実的だ。
「Intelの先端パッケージング余剰は業界最大の秘密だった（TechInsightsより）」という指摘は的確で、パット・ゲルシンガー体制ではプロセス技術の追いかけにリソースが集中し、パッケージング営業が後回しになっており、リップ・ブー・タン体制でその優先順位が変わってきた。
ただし「交渉中」と「契約締結」の間には大きな溝があり、H2 2026という公表タイムラインが来るまで、数十億ドルの合意形成過程が実際の収益になるかは不確定だ。
TSMC自身もアリゾナにパッケージング拠点を建設する計画があり、「IntelのみがAmerican alternative」という文脈はやや誇張。ただし稼働時期の先行優位はIntelにある
「先端パッケージング不足」はAI業界のあまり語られない制約でNVIDIAのGPUが作れたとしても、パッケージングが詰まれば出荷はできない。
TSMCのCoWoS独占はウェハ製造の独占より深刻でCoWoS-Lキャパシティの85%超がNVIDIA・Apple・AMD等に固定されており、新参者が入り込む余地がほぼない状況だ。
Intelにとってこれは珍しくおいしい案件で製造プロセスで遅れをとっている状況だが、パッケージング技術は長年自社製品（Sapphire Rapids、Granite Rapids等）で実績を積んでおり、技術的信頼性がある
EMIBの用途が「ASICと推論チップ」に集中しているのは弱点ではなく戦略的合理性で、NVIDIAとAMDのGPUではなく、ハイパースケーラー（大規模クラウド事業者）の独自シリコンが正面ターゲットである。
GoogleとAmazonが顧客になる意義は金額以上のものがあり、「IntelパッケージングはGoogleが使っている」という実績が、他のASIC顧客の心理的ハードルを大幅に下げている。
AI半導体競争の主戦場が「トランジスタをどれだけ細かく作れるか」から「どれだけうまく組み合わせるか」に移っており、Intelが得意なのが後者だったというのは、皮肉というより救いかもしれない。
EMIBは欠点もあるので現在の問題の全てを解決する魔法の杖ではないが、これを軸にFabの業績を回復していくのは十分に可能性の高い戦略と思われる。
そういう意味でリップ・ブー・タンCEOの目指す方向性は間違っていない。
CoWoSやEMIBの台頭は微細化があらゆる意味で限界に聞いてるという証拠かもしれない。
今後の半導体技術はCoWoSやEMIBのような後工程が重要であることはPCパーツマニアなら覚えておくべき重要な事実だ。
表：CoWoS vs EMIB 主要比較
| 比較軸 | TSMC CoWoS-L | Intel EMIB-M / EMIB-T |
|---|---|---|
| 接続方式 | 大型シリコンインターポーザ | 基板埋め込みシリコンブリッジ |
| 帯域幅 | 非常に高い（GPU向け） | 中程度（ASIC・推論向け） |
| レイテンシ | 低い | やや高い |
| パッケージサイズ拡張性 | 現状〜3.5倍レチクル（2027年9倍予定） | 現状6倍（2026〜2027年に8〜12倍予定） |
| コスト | 高（インターポーザコスト含む） | 低（インターポーザ不要） |
| 製造歩留まり | 中〜高 | 高（シリコン比率が低いため） |
| 主要用途 | NVIDIA/AMD GPU、高帯域AIアクセラレータ | CSP独自ASIC、推論チップ |
| 主要生産拠点 | 台湾（集中） | 米国（NM）、韓国、マレーシア（分散） |
| 2026年現在のキャパシティ | ひっ迫（予約待ちは2026年以降） | 余裕あり |
※情報はTrendForce、Tom’s Hardware、EE Times等の複数報告を統合。CoWoS拡張計画はTSMC発表ベース。